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                      關斷柵極電壓欠沖對SiC MOSFET導通行為的影響

                      發布時間:2022-09-20 來源:英飛凌 責任編輯:wenwei

                      【導讀】本文探討了關斷時發生的柵極電壓欠沖對導通開關特性的影響。這種影響來自于閾值電壓的遲滯效應,指柵偏壓變化時,閾值電壓的完全可恢復瞬態偏移。閾值電壓的遲滯效應是由半導體-絕緣體界面缺陷中,電荷的短期俘獲和釋放引起的。因此,關斷時的柵極電壓欠沖會對碳化硅(SiC)MOSFET的開關特性產生影響。


                      我們在應用條件下,使用雙脈沖測量進行研究。研究結果表明,關斷柵極電壓欠沖對閾值電壓遲滯效應的影響與恒定的關斷柵極電壓相同,進而會對導通開關特性產生影響。然而,似乎只有在違背數據手冊所定義的最小瞬態電壓的邊界條件時,這種影響才有意義。


                      1 引言


                      在現代電力電子系統中使用SiC MOSFET,需要電路開發人員處理硅基功率器件聞所未聞的器件特性。閾值電壓遲滯效應就是這樣的特性之一。文獻表明,這種由關斷柵極電壓所觸發的效應,會大大影響SiC MOSFET的開通特性[2][4][9][10] [11]。例如,[2]證明了,雖然跨導不受影響,但導通過程中的閾值電壓和米勒電壓同時依賴于關斷柵極電壓。該試驗還強調,雖然柵源電荷在導通期間幾乎不受關斷柵極電壓的影響,但當關斷柵極電壓從-3V降低到-7V時,米勒電荷增加了大約5%。


                      這一分析在[4]所報告的研究結果中得到了證實。除了[2],我們還可以通過[4]清楚地看出,利用這種效應,有助于降低開通時的能量損耗。關斷柵極電壓對SiC MOSFET的開通行為有很大影響。與具體使用的器件技術無關,因此必須在設計階段就考慮到這一點[4]。


                      為此,從原則上來看,我們之前報告的[2]研究十分簡潔明了,并對該效應進行了深入的理論性描述,因此,可以供電路設計人員使用。但是,該分析只討論了恒定關斷柵極電壓的影響,并沒有涵蓋更快的動態變化,例如,柵極電壓欠沖。


                      因此,在本研究中,我們將重點關注,在閾值電壓遲滯的背景下,柵極電壓欠沖對SiC MOSFET開關特性的影響。


                      2 實驗設置


                      本研究補充了[2]所報告的研究結果,[2]所討論的雙脈沖測量,是在240Ω的高外部柵極電阻下進行的,從而可以忽略電路中寄生元件的影響。其測量結果可以直接追溯到SiC MOSFET芯片技術的物理特性。然而,由于開關速度低,不能立即得出其與類似應用條件的相關性。


                      本研究對此進行了補充,我們在典型應用條件下(VDD=800V,ID=20A,T=25℃),使用采用TO247-4封裝的1200V SiC MOSFET進行了雙脈沖測量(見圖2)。


                      SiC MOSFET的開關特性(特別是在高開關速度下)很大程度上取決于測量電路的寄生元件及其封裝。因此,在這項研究中,有必要減少所測電路的寄生影響。否則,這些影響可能會對SiC MOSFET電氣行為產生誤導性的解釋。因此,我們使用了雜散電感為6.5nH的低電感設置。


                      圖1為測量設置的等效電路圖,圖2為測量設置圖。


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                      圖1:雙脈沖設置的等效電路圖


                      與傳統的高電感設置相比,這種低電感設置不采用母線軌,而是采用低ESL直流母線陶瓷電容器。


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                      圖2:具有可調雜散電感的定制雙脈沖設置


                      如前所述,除了測量電路之外,快速開關SiC MOSFET的開關特性也在很大程度上受到封裝的影響。因此,本研究使用了TO247-4引線封裝(見圖3)。該封裝帶有一個輔助源極引腳和一根雜散電感約為4.5nH的源極鍵合線。


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                      圖3:采用TO247-4封裝的1200V SiC MOSFET


                      3 結果與討論


                      本節的第一部分說明了應用中的柵極電壓欠沖的含義和來源;第二部分解釋了電路設計人員該如何評估柵極電壓欠沖是否會影響SiC-MOSFET的開關特性;在最后一節,探討了柵極電壓欠沖對開關能量損耗以及器件熱行為的影響。


                      3.1 柵極電壓特性


                      圖4清楚地顯示了,外部柵極電阻分別為1Ω和10.1Ω時,關斷測量脈沖期間,柵極電壓隨時間的變化。驅動器的關斷柵極電壓被設為-5V。


                      4.png

                      圖4:關斷測量脈沖期間,柵極電壓隨時間的變化

                      (T =25°C)


                      外部柵極電阻為10.1Ω時,被測器件的柵極電壓沒有明顯的欠沖;相比之下,外部柵極電阻為1Ω時,被測器件的最小觀測柵極電壓約為-10.5V,持續時間為幾納秒。


                      在不同的外部柵極電阻下,重復這些測量,并確定測得的最小關斷柵極電壓。


                      圖5所示的結果表明,最小柵極電壓在很大程度上受到外部柵極電阻的影響,并且柵極電壓欠沖可低于靜態關斷電壓5V。


                      5.png

                      圖5:關斷測量脈沖期間,柵極電壓與RG,ext的關系


                      這意味著SiC MOSFET被施加的最小關斷柵極電壓不僅與驅動電壓有關,還取決于關斷期間柵極電壓的額外欠沖。


                      該柵極電壓欠沖的幅度可以根據等式(1)計算:


                      6.png


                      在等式(1)中,20.png表示柵極環路的諧振頻率,具體由等式(2)計算而得:


                      7.png


                      在該等式中,LS為輔助源極鍵合線和引腳的電感,LG為柵極鍵合線和引腳的電感,LStray為柵極驅動電路的雜散電感。


                      阻尼因子19.png可以通過內部柵極電阻RINT和外部柵極電阻RG,EXT,按照等式(3)計算:


                      8.png


                      最后,可以使用等式(5),計算角本征頻率18.png


                      9.png


                      假設有一個阻尼因子為0的理想的諧振器,則相對柵極電壓過沖可以使用等式(6)計算:


                      10.png


                      該實驗的結果表明,在應用中可能會出現柵極電壓欠沖。但必須注意,這些柵極電壓欠沖是由所使用的SiC MOSFET和柵極驅動電路之間的相互作用造成的,不能只是追溯到所用的SiC MOSFET的電氣特性。


                      然而,如前所述,電路設計人員應確保柵極電壓欠沖不超過數據手冊所給出的最大瞬態電壓限制,并忽略其對導通開關特性的影響。


                      從理論的角度來看,電荷預計可以在幾納秒內被俘獲。利用超快速的測量,數項研究提出了在柵偏壓變化的幾分之一微秒內,閾值電壓的變化[9][10] [11]。這些結果與無輻射多聲子模型[12]一致,該模型將電荷俘獲描述為,影響閾值電壓的、在統計上獨立的疊加電荷轉移反應。相關的俘獲和釋放時間常數可以非常低,以至于在欠沖時間內,觸發相當大的閾值電壓偏移。


                      因此,預計哪怕是在幾納秒范圍內、非常短的關斷柵極電壓欠沖(見圖4),也會由于遲滯效應,導致閾值電壓偏移,并可能對開通瞬變產生很大影響。


                      這種效應鮮為人知,現有文獻中也沒有關于它的詳細描述。因此,我們將在下一節探討關斷期間的柵極電壓欠沖是否會影響SiC MOSFET的導通行為。


                      3.2 開關瞬變


                      我們在上一節探討了應用中柵極電壓欠沖的含義和來源;并證明了在非??斓拈_關速度下,可能會出現低于靜態關斷柵極電壓5V的柵極電壓欠沖。


                      本節將介紹和探討,柵極電壓欠沖對后續導通開關特性的影響所產生的結果。


                      圖6顯示了柵極關斷電壓分別為0V和-5V、外部柵極電阻為10.1Ω時,器件的漏極電流和漏極電壓隨時間的變化。如圖4所示,在這個外部柵極電阻下,沒有觀察到柵極電壓欠沖。


                      11.png

                      圖6:漏極電流和漏極電壓與時間的關系

                      (RG,ext=10 Ω)


                      由于存在遲滯效應,與在0V關斷柵極電壓下進行的測量相比,在-5V關斷驅動電壓下,被測器件的閾值電壓明顯降低。


                      根據[2][4],在-5V關斷驅動電壓下,開通瞬態電流應該明顯更高。然而,如圖6所示,只要驅動電壓保持高于-5V,則恒定關斷柵極電壓的影響就可以忽略不計。


                      如圖4所示,如果缺少適當的柵極電路設計,柵極電壓欠沖就可能會明顯低于-5V。例如,7Ω的外部柵極電阻和-5V的驅動電壓,會導致柵極電壓最低達到-7V;而1Ω的外部柵極電阻和-5V的驅動電壓,會導致柵極電壓最低達到-10.5V。


                      相應的開關特性見圖7和圖8。


                      12.png

                      圖7:漏極電流和漏極電壓與時間的關系

                      (RG,ext=7 Ω)


                      這些導通開關特性表明,在有柵極電壓欠沖的兩個實驗中,關斷柵極電壓為-5V時,被測器件具有明顯更高的漏極電流斜率。在未觀察到柵極電壓欠沖的測量中,測量結果沒有顯示出這種差異,這表明額外的關斷柵極電壓欠沖,會影響導通開關特性。


                      13.png

                      圖8:漏極電流和漏極電壓隨時間的變化

                      (RG,ext=1 Ω)


                      這些結果表明,由觀察到的開關瞬態顯著增加可知,閾值電壓遲滯效應可由柵極電壓欠沖觸發。


                      這些結果通過提取開關瞬變得到了進一步的強調。圖9顯示了相應的漏極電流斜率,圖10顯示了被測器件在柵極關斷電壓為0V和-5V時,對應的漏極電壓斜率和外部柵極電阻的關系。


                      考慮到關斷柵極電壓必須低于-5V,因此,可以認為,在關斷柵極電壓為0V時進行的測量中,開關瞬態不受滯后效應的影響。相比之下,如圖9和圖10所示,在關斷柵極電壓為-5V和外部柵極電阻產生柵極電壓欠沖時進行的測量中,開關瞬態速度顯著增加。


                      外部柵極電阻為6.7Ω時,關斷柵極電壓約為-7V,處于數據手冊中給出的最大瞬態柵極電壓的范圍內。在這種情況下,可以觀察到漏極電流斜率從5.5 A/ns增加到6A/ns,漏極電壓斜率從53V/ns,增加到60V/ns。


                      總而言之,這些結果表明,柵極電壓欠沖可能會觸發閾值電壓滯后效應,從而降低閾值電壓,并導致更快的導通開關瞬態。但必須注意,這種效應只與漏極電壓斜率大于40V/ns的、非??斓拈_關速度有關。


                      14.png

                      圖9:漏極電流斜率與外部柵極電阻的關系


                      15.png

                      圖10:漏極電壓斜率與外部柵極電阻的關系


                      3.3 開關能量


                      除了主要與柵極驅動器設計和電磁兼容性問題相關的開關瞬態外,電路設計人員在設計冷卻系統時,還必須考慮熱損耗。對于這一點,本研究證實了從文獻[4]中了解到的情況,即遲滯效應可能會由于更快的開關瞬態,而大大降低導通能量損失。


                      這種效應見圖11。該圖顯示了,在關斷柵極電壓分別在0V和-5V時,進行的開關測量中,導通能量損耗與外部柵極電阻的關系。


                      16.png

                      圖11:開通能量損耗與外部柵極電阻的關系

                      (T= 25°C)


                      柵極電阻低于7Ω時,與關斷柵極電壓為0V時進行的測量相比,關斷柵極電壓在-5V時測得的導通開關能量損耗更低。除非考慮到閾值電壓滯后對導通開關特性的影響,否則這一點并不明顯,這是因為在通常情況下,導通特性與關斷柵極電壓無關。


                      然而,本研究證明了,閾值電壓遲滯效應僅在關斷柵極電壓低于-5V時觸發(而非先前報告的-2 V)。研究還表明,即便外部柵極電阻非常低,柵極電壓欠沖也僅在-5V范圍內。這意味著,關斷柵極電壓應至少為-2V或更低,才能對導通能量損耗帶來明顯影響。然而,根據[8,9],如果溫度很高,而且關斷柵極電壓低于-2V,那么SiC MOSFET的高邊體二極管內的雙極電荷會明顯增加。這會導致明顯更高的開通能量損耗,從而抵消由于遲滯效應導致的更快開通。


                      如圖12所示,在175°C的結溫下,與關斷柵極電壓為0V時進行的開關測量相比,關斷柵極電壓為-5V時,被測器件的開通能量損耗要高得多。


                      17.png

                      圖12:導通能量損耗與外部柵極電阻的關系

                      (T= 175°C)


                      但這并不意味著遲滯效應不能被用來減少開通能量損耗。但是,為此必須減少SiC MOSFET高邊體二極管內的反向恢復電荷(例如,通過縮短死區時間[9]。)


                      參考文獻


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                      [2] A. Huerner, P. Sochor, M. Feil and R. Elpelt, "Influence of the Threshold-Voltage Hysteresis on the Switching Properties of SiC MOSFETs," PCIM Europe digital days 2021; International Exhibition and Conference for Power Electronics, Intelligent Motion, Renewable Energy and Energy Management, 2021, pp. 1-8


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                      [4] Y. Cai et al., "Effect of Threshold Voltage Hysteresis on Switching Characteristics of Silicon Carbide MOSFETs," in IEEE Transactions on Electron Devices, vol. 68, no. 10, pp. 5014-5021, Oct. 2021, doi: 10.1109/TED.2021.3101459.


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                      [6] P. Sochor, A. Huerner and R. Elpelt, "Commutation loop design for optimized switching behavior of CoolSiC (exp TM) MOSFETs using compact models," PCIM Europe digital days 2020; International Exhibition and Conference for Power Electronics, Intelligent Motion, Renewable Energy and Energy Management, 2020, pp. 1-8.


                      [7] P. Sochor, A. Huerner, M. Hell and R. Elpelt, "Understanding the Turn-off Behavior of SiC MOSFET Body Diodes in Fast Switching Applications," PCIM Europe digital days 2021; International Exhibition and Conference for Power Electronics, Intelligent Motion, Renewable Energy and Energy Management, 2021, pp. 1-8.


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                      [9] K. Puschkarsky, H. Reisinger, T. Aichinger, W. Gustin, and T. Grasser, “Threshold voltage hysteresis in SiC MOSFETs and its impact on circuit operation,” in 2017 IEEE International Integrated Reliability Workshop (IIRW), S. Lake Tahoe, California, Oct. 2017.


                      [10] K. Puschkarsky, H. Reisinger, T. Aichinger, W. Gustin, and T. Grasser, “Understanding BTI in SiC MOSFETs and Its Impact on Circuit Operation,” IEEE Transactions on Device and Materials Reliability, vol. 18, no. 2, pp. 144–153, Jun. 2018, doi: 10.1109/TDMR.2018.2813063.


                      [11] M. W. Feil et al., “The Impact of Interfacial Charge Trapping on the Reproducibility of Measurements of Silicon Carbide MOSFET Device Parameters,” Crystals, vol. 10, no. 12, Dec. 2020, doi: 10.3390/cryst10121143.


                      [12] C. Schleich et al., “Physical Modeling of Charge Trapping in 4H-SiC DMOSFET Technologies,” IEEE Trans. Electron Devices, vol. 68, no. 8, pp. 4016–4021, Aug. 2021, doi: 10.1109/TED.2021.3092295.


                      [13] T. Aichinger, G. Rescher, and G. Pobegen, “Threshold voltage peculiarities and bias temperature instabilities of SiC MOSFETs,” Microelectronics Reliability, vol. 80, pp. 68–78, 2018, doi: 10.1016/j.microrel.2017.11.020.


                      來源:Andreas Huerner1, Paul Sochor1, Qing Sun1, Maximilian Feil2, Rudolf Elpelt1


                      1 英飛凌科技股份公司(德國埃爾朗根)

                      2 英飛凌科技股份公司(德國紐倫堡)


                      通訊作者:Andreas Huerner, andreas.huerner@infineon.com



                      免責聲明:本文為轉載文章,轉載此文目的在于傳遞更多信息,版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問題,請聯系小編進行處理。


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